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CHIP KIDD
[SDC] Synopsys Design Constraint
그동안의 세미나, 독학 그리고 어깨넘어로 배운 것들 정리 차원 Design Sanity 에서 CDC, dc_lint, blk_sim 이라는 게 있다. 이런 것들을 하다보면 SDC, UPF, VCLP, UVM 등등의 용어를 들을 때가 있을것이다. SDC 라는게 무엇이나? Synopsys Design Constraint 의 약자이며, 디자인 constraints 와 timing에 관한 정보를 기술한 문서이다. TCL 문법 규칙을 따른다. SDC는 Synthesis, STA, Layout에 필수 이며, DC(Design Compiler), PT(Prime Time)tool을 통해 사용이된다. Constraints in SDC file A. SDC VERSION: ex> set sdc_version 2.1 B...
[STA] Static Timing Analysis
1. maunal 준비물 ) PT env. / Netlist+SDC (sesssion) / Test 할 내용(Tcl 파일) PI 담당자가 STA 를 돌린 환경등을 session이라고 한다. netlist, sdc 등을 물린 환경그대로를 session이라고 보면됨. 1) PI 전용 workspace를 create WS명령어를 통해 생성한다. 2) make shell를 하면 shell 창이 생성이된다. 3) shell 환경에서 session을 불러온다. 이때 restore session (PATH) 를 통해 PI가 진행했던 session을 불러온다. → BLK_PERIC는 외부 PAD를 이용하기 때문에 TOP session을 불러옴 4) tcl 파일내부의 명령을 수행하기 위해서는 명령어를 설정해논 confi..
AXI4 spec 리뷰 완성본 입니다. 회사 ppt서식을 이용한점 양해 부탁드립니다. 저작권은 저에게 있습니다. 부족한 점이 많지만 읽어주셔서 감사합니다.
회사 ppt서식을 이용한점 양해 부탁드립니다. 저작권은 저에게 있습니다.
보호되어 있는 글입니다.
[FPGA] I2C RTC module Design (verilog Code)
이번시간에는 FPGA를 이용하여 I2C 통신 모듈이 탑재된 RTC 모듈을 설계해 보았습니다. DS3231 또는 DS1307은 I2C 통신 RTC 모듈로 잘 알려져 있습니다. 저는 DS1307을 기반으로 하여 제작했습니다. 따라서 블록다이어그램을 보면 다음과 같은데, 여기서 I2C , RTC 그리고 오실레이터 역할을 해주는 Prescaler를 설계했습니다. I2C 통신 특성 Datasheet를 보면 위의 순서로 데이터가 송수신이 되는데 , 위 State Machine을 설계해야합니다. Clock 특성은 SCL 이 High 일떄는 SDA의 값은 변하면 안됩니다. 하지만 예외가 있는데 Start 신호는 SCL이 High일떄 SDA가 LOW로 떨어지면 START 신호를 나타내며, SCL이 LOW일때 SDA가 H..
[FPGA-Verilog : encoder / decoder/ 디코더를 이용한 7seg 출력]
디코더 / 인코더 디코더 module decoder_3_8( input a, b, c, output [7:0] decode ); wire not_a, not_b, not_c; not (not_a, a); not (not_b, b); not (not_c, c); and (decode[0], not_a, not_b, not_c); and (decode[1], not_a, not_b, c); and (decode[2], not_a, b, not_c); and (decode[3], not_a,b, c); and (decode[4], a, not_b, not_c); and (decode[5], a, not_b, c); and (decode[6], a, b, not_c); and (decode[7], a, b, c..