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CHIP KIDD
지난시간, T flip flop을 이용하여 UP counter를 만들어 보았습니다. Up counter를 활용한 BCD up counter를 이용하여 구조적 모델링을 통한 시계를 만들 수 있지만, 이번 시간에는 동작점 모델링을 이용하여 간단하게 분, 초를 나타내는 시계를 만들어 보겠습니다. module watch( input clk, output [6:0] seg_7_sec, output [6:0] seg_7_min, output reg [1:0]cat ); reg [26:0] cnt27; //counter = memory -> register reg [3:0] sec_1, sec_10, min_1, min_10; reg [16:0] cnt_msec; reg [3:0] hex_value_sec; reg ..
통신에 많이 이용되는 Shift Register를 Verilog를 이용하여 FPGA 설계를 해보겠습니다. [Schematic - Simulation - Code] Shift Register 시프트 레지스터는 직렬과 병렬 인터페이스를 전환하는 데 가장 일반적으로 사용된다. 이것은 많은 회로가 병렬 비트의 집합으로 동작하기 때문에 유용하지만, 직렬 인터페이스의 구성이 더 간단하다. 시프트 레지스터는 간단한 지연 회로처럼 사용될 수 있다. 몇몇 양방향 시프트 레지스터는 스택의 하드웨어 구현을 위해서 병렬로 연결할 수도 있다. D FLIP FLOP - clock의 Positive Edge 지점에서 D(data)의 Level(High or Low)를 출력 사용예시 -> uart 통신 (74hc595) SIPO =..