[FPGA] Manual

Xilinx 사에서는 FPGA를 설계하기위한 Tool로써 Vivado를 제공합니다. 

이번시간에는 Vivado Tool 사용 매뉴얼을 작성해 보겠습니다. 

 

FPGA 설계 과정은 크게 다음과 같습니다. 

1. 코드 작업을 합니다. 이때 사용도는 언어의 종류를 HDL(hardware description language)라 부르며 주로 VHDL이나 Verilog 가 사용됩니다. 주로 현장에서는 Verilog가 많이 사용되기 때문에 Verilog를 이용하겠습니다. 또한 Verilog 는 C기반 언어 입니다. 
2. Constraint 설정, Zybo master 라는 파일을 이용해서, 포트설정하는 단계입니다. 시뮬레이션만 진행할경우 필요없지만, 실제 회로에 동작시켜야 할경우 해줍니다. 
3. 작성한 HDL을 RTL Simulation을 합니다. HDL코드를 실제 FPGA내부에서 디지털 회로로 합성하여 시뮬레이션을 하는것은 시간이 오래 걸리기 때문에, 단순히 코드가 잘 되는지 빠르게 시뮬레이션 하는 것입니다. 
4. HDL코드를 Synthesis(합성) 하여 netlist를 만듭니다. 이는 HDL이었던 것을 실제 디지털 회로(게이트 등)으로 구현하는 것 입니다. 
5. synthesis가 끝나면 Implementation을 합니다. 이는 실제 Target FPGA에 디지털 회로를 배치하고 배선하는 것입니다.(Translate → Map → place & route)
6. 마지막으로  Generate Bitstream을 진행하여 FPGA에 입히게 됩니다.

아래는 Vivado 실행부터 시뮬레이션까지의 매뉴얼에 대한 과정입니다. 시뮬레이션이 정상적으로 돌려졌다면, synthesis → implementation → generate bitstream 의 과정을 거켜 Zybo 보드를 이용하여 원하는 동작을 구현시키면 됩니다.  

 

 Manual

1. Create Project

2. Create Source File

3. Gate Input, Output 설정

4. 2 And Gate Source가 생성됨

5. Code 작성 및 저장

6. Simulation

 

시뮬레이션 결과가 맞다면, 다음과정으로 진행하면 됩니다.